Panther-Lake-Teardown: 18A erreicht N3E-Logikdichte, die NPU schrumpft um 36,9 Prozent

SemiAnalysis hat am 26. September den ersten Teardown auf Die-Ebene des ausgelieferten Panther-Lake-Siliziums veröffentlicht. Vermessen wurde also das fertige Produkt, nicht eine Roadmap-Folie. Autoren sind Adith Shankar, Daniel Sanchez, Allison Elliott und weitere.

18A ist die erste kommerzielle Umsetzung von Backside Power Delivery, bei Intel PowerVia genannt, und von Gate-all-around-Transistoren, die Intel als RibbonFET vermarktet. Der Nanosheet-Stack hat vier Blätter, Samsungs SF2 kommt mit drei.

Der Kernbefund ist nüchterner als die Fertigungsnamen. Die Logikdichte von 18A entspricht im Zellmodell TSMCs N3E; vor N3P, N2 oder Samsungs SF2 liegt sie in der Spitzendichte nicht. Das ausgelieferte M0-Pitch beträgt 36 Nanometer statt der 32 Nanometer, die das PDK vorsah.

Panther-Lake-U in der Konfiguration 4+0+4 bringt Compute-Tile plus GT1-Grafik auf rund 70 Quadratmillimeter.

Für den On-Device-Blickwinkel ist die NPU die interessanteste Stelle. NPU 5 hat drei Neural Compute Engines statt vier und ist 36,9 Prozent kleiner als NPU 4 in Lunar Lake. Der DSP- beziehungsweise Scratchpad-Bereich wurde von zwölf auf sechs halbiert, dafür beherrscht die Einheit FP8 nativ.

Kleinere Fläche, weniger Engines, und am Ende müssen trotzdem 40 TOPS herauskommen: Die Copilot+-Zertifizierung verlangt diese Schwelle weiter, auch nachdem Microsoft das Label selbst fallen gelassen hat.

Das P-Core Cougar Cove bekommt drei Mebibyte L2 statt 2,5 in Lunar Lake, bei praktisch gleicher Fläche. Der LP-E-Core-Cluster Darkmont fällt 5,0 Prozent kleiner aus als Skymont.

Intel setzt den Prozessor aus mehreren Tiles zusammen, und nicht alle kommen aus eigenen Fabs. GT1 mit vier Xe3-Kernen und vier Mebibyte L2 läuft auf Intel 3, GT2 mit zwölf Xe3-Kernen und 16 Mebibyte L2 auf TSMCs N3E. Das I/O-Tile kommt ebenfalls von TSMC, aus N6.

Ein Grund dafür steht in den SRAM-Zahlen. N3E erreicht rund 23,7 Megabit pro Quadratmillimeter, Intel 3 nur 18,3. Die stärkere Grafikeinheit des eigenen Prozessors lässt Intel also beim Wettbewerber fertigen, weil dort mehr Cache auf dieselbe Fläche passt.

Zusammengehalten wird das Ganze von Foveros-S mit einem lokalen Microbump-Pitch von rund 25,24 Mikrometer bei nominell 36 Mikrometer. Die Nano-TSVs sind in Molybdän-gefüttertem Wolfram ausgeführt, Spannweite rund 150 Nanometer, BM0-Pitch rund 40 Nanometer.

Zu den Dichteangaben äußert sich Intel Foundry nicht, TSMC zu den N3E-Vergleichswerten ebenfalls nicht. Der Intel-Newsroom war beim Abruf am 28. September nicht erreichbar.